시높시스, 삼성 2나노 공정 AI칩 설계 22% 줄였다.. "韓 생태계 전방위 협력"

현장에서 공개된 실측 지표에 따르면 시높시스 툴과 삼성전자 SF2P(2나노) 공정을 결합해 신경망처리장치(NPU)를 설계한 결과 기존 대비 다이(Die) 면적이 22% 감소했다. NPU 코어 면적이 줄어들면 웨이퍼당 생산 칩 수가 늘어나 제조 원가를 낮추고 전력 효율을 높일 수 있다.

공정 미세화의 한계를 극복하기 위해 설계와 공정을 동시에 최적화하는 DTCO의 중요성이 커지는 가운데, 글로벌 1위 EDA 툴이 삼성 2나노 생태계의 성숙도를 객관적으로 증명한 셈이다.

아울러 시높시스는 '다중 물리(Multiphysics)' 해석을 결합한 3D-IC 첨단 패키징 비전을 제시했다. 이는 시높시스가 지난해 7월 시뮬레이션 기업 앤시스(Ansys)를 인수한 이후 국내에서 처음 선보이는 '실리콘 투 시스템' 통합 솔루션이다.

크리슈나무티 CDO는 "과거 3D-IC 설계는 프로토타이핑, 구조 설계, 검증 환경이 파편화되어 있었다"며 "이를 단일 플랫폼으로 통합해 열 분석과 신호 무결성(EM/IR) 검증을 설계 초기 단계부터 수행할 수 있게 됐다"고 설명했다. 실제로 글로벌 주요 고성능컴퓨팅(HPC) 고객사는 '3D-IC 컴파일러'를 도입해 통상 2~3개월 걸리던 고대역폭메모리(HBM) 인터포저 라우팅 및 검증 일정을 수일 내로 단축하는 성과를 냈다.

또한 검증 주기를 길어지게 만드는 칩 개발 병목을 '디지털 트윈' 솔루션으로 돌파하고 있다. 칩 시제품이 나온 뒤에야 소프트웨어 검증을 진행하던 기존 순차적 방식에서 벗어나, 하드웨어 개발과 동시에 소프트웨어를 병렬 검증함으로써 상용화 일정을 1년 이상 앞당긴다는 구상이다.

이어 진행된 간담회에서 시높시스는 한국 내 파트너십 확장 의지를 분명히 했다. 시높시스는 현재 엔비디아, 마이크로소프트(MS) 등 글로벌 빅테크는 물론 삼성전자, SK하이닉스와 차세대 시스템 및 워크로드 검증 분야에서 긴밀히 협력 중이다.

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시높시스, 삼성 2나노 공정 AI칩 설계 22% 줄였다…"韓 생태계 전방위 협력"