삼성전자, 차세대 D램 'D0a' 로드맵 수정.. 하이브리드 본딩 앞당긴다

- 삼성전자, D0a 명칭 VCT D램→B1b로 전환

23일 지디넷코리아 취재에 따르면 삼성전자는 차세대 D램 D0a의 개념을 기존 VCT D램에서 B1b로 전환했다.

D램은 내부 회로선폭을 줄이는 방식으로 진화해 왔다. 가장 최근 상용화된 D램은 1c(6세대 10나노급)다. 선폭은 11~12나노 수준이다. 차세대 제품인 1d(7세대 10나노급)는 10~11나노로, 사실상 마지막 10나노급 D램에 해당한다. 다만 이때 선폭은 실제 물리적인 수치가 아닌, 성능을 가늠하기 위한 마케팅 용어다.

첫 10나노 미만 D램인 D0a를 구현하기 위해 삼성전자는 다양한 기술적 변혁을 시도해왔다. 대표적 기술이 B1b다.

B1b는 메모리 셀과 주변부 구동회로인 페리를 각각 다른 웨이퍼에 제조한 뒤 붙이는 기술이다. 페리 위에 셀을 얹는 구조다. 기존 셀과 페리를 한 웨이퍼에 모두 집적하는 방식 대비 셀을 밀도 있게 배치하는 데 유리하다. 셀과 페리에 각각 최적화된 공정을 적용할 수 있다는 점도 장점이다.

B1b에는 W2W 하이브리드 본딩을 적용한다. 하이브리드 본딩은 각 칩의 구리 배선을 직접 연결해 붙인다. 작은 돌기(범프)로 칩을 연결하는 기존 패키징 대비 칩 집적도와 성능을 높일 수 있다. 400단 이상 고적층 낸드에서도 W2W 하이브리드 본딩 채용이 본격화된다. W2W는 웨이퍼와 웨이퍼를 붙인다는 의미다.

- B1b 서두르는 이유…"VCT D램 도입엔 시간 더 필요"

삼성전자 D0a 공정으로 불리던 VCT D램은 파생격인 D0a-V로 변경됐다. VCT는 D램 셀(메모리를 저장하는 최소 단위) 내부에 수평으로 배치되던 트랜지스터를 수직으로 세우는 기술이다.

트랜지스터 구조를 수직으로 변경하면 셀 면적을 줄일 수 있다. 기존 셀 면적은 가로·세로 기준 치수(F:Feature)를 곱해 6F²(스퀘어)였다. VCT 적용 시 이를 4F스퀘어로 변경 가능하다. 셀 면적이 작아지면 동일한 면적에 더 많은 셀을 집적할 수 있다.

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